L’écosystème réutilise les tests de vérification pour la validation du silicium

Avec SiConic d’Advantest, les ingénieurs de conception peuvent désormais utiliser des techniques connues de pré-silicium en étendant leur couverture fonctionnelle en post-silicium.

L’industrie des semi-conducteurs est confrontée à des défis sans précédent. La complexité croissante de la conception des systèmes sur puce (SoC), l’adoption des packagings 3D et l’intégration hétérogène mettent à rude épreuve les flux de travail de validation traditionnels.

En parallèle, les équipes de vérification de designs et de validation du silicium sont sous pression pour réduire les délais de mise sur le marché et de qualité, alors même que davantage d’appareils aux caractéristiques plus complexes sont développés dans des délais très courts.

Il serait possible de réutiliser la richesse du contenu de vérification développé en pré-silicium pour réaliser une avancée significative en termes d’efficacité et de qualité, mais il manque, pour cela, des flux et des outils automatisés pour réutiliser et étendre, de manière fiable, les tests de vérification pour la validation du silicium.

« Avec l’évolution vers des conceptions multi-chiplets de plus en plus complexes, le défi de la vérification pré-silicium et de la validation post-silicium nécessite de nouvelles techniques et approches pour garantir la qualité et la performance », confirme Alex Starr, Corporate Fellow d’AMD.

Pour répondre à ces défis, le Japonais Advantest a développé l’environnement logiciel et matériel unifié SiConic qui s’articule autour de la solution matérielle SiConic Link et du logiciel SiConic Explorer. L’écosystème regroupe également des partenaires en outils de conception tels que Cadence, Siemens et Synopsys, pour la validation automatisée du silicium.

Avec ses interfaces de contrôle (JTAG, SPI…) et ses entrées/sorties à usage général et à haute vitesse, SiConic Link supporte des protocoles tels que PCI Express (PCIe) et USB permet de réaliser une validation fonctionnelle avec un débit élevé et des capacités de traçage pendant l’exécution du test, ce qui améliore le flux de travail de débogage et fournit un contrôle étendu et une observabilité du dispositif dans l’environnement de la carte cible.

Quant à SiConic Explorer, le logiciel apporte un flux automatisé en s’intégrant, de manière transparente, avec les outils de vérification basés sur le standard Accellera Portable Test and Stimulus (PSS), par exemple le Perspec System Verifier de Cadence. L’intégration à des outils de débogage (Trace32 de Lauterbach, par exemple) accélère l’élaboration de cas de test multi-IP complexes.

Grâce à SiConic, les ingénieurs de vérification peuvent désormais utiliser des techniques connues de pré-silicium en étendant leur couverture fonctionnelle en post-silicium, et les ingénieurs de validation bénéficient d’un chargement, d’un paramétrage et d’un débogage transparents du contenu basé sur le PSS ou dirigé manuellement sur le silicium. Cela permet une mise en place rapide et fiable du dispositif et une caractérisation fonctionnelle.

« L’exploitation du contenu de PSS au silicium, avec la contrôlabilité et l’observabilité de SiConic, permettra à nos clients communs d’atteindre une couverture sans précédent et une compréhension approfondie des conceptions difficiles », ajoute Paul Cunningham, vice-président senior et directeur général du System Verification Group de Cadence Design Systems.

« Nous nous engageons à étendre SiConic à tous les principaux types de tests et d’applications en collaboration avec des clients et partenaires », annonce même Juergen Serrer, CTO et vice-président exécutif de la division SoC Test Business Unit d’Advantest.